简介
- 展平式物理设计(自下而上): 标准逻辑单元 -> 模块 -> 芯片
- 硅原型物理设计 : 通过快速布图布线,RC提取,更快预估时序收敛
- 层次化物理设计(自上而下): 分隔模块 -> 独立展平设计 保证时序收敛 -> 组装
通过:
| 数据系统 | 优化引擎 | 分析引擎 |
|---|---|---|
| PDK,自动化脚本 | 算法优化逻辑 | 分析时序,功耗,噪声(信号完整性) |
物理设计流程
布局 place: 放置I/O,模块,标准单元
- 准备工作
- 布图规划 floorplan: 确定面积,预估延迟确保收敛,规划I/O与静电保护,规划模块/硬核
- 电源规划 powerplan: 电源预算,网络设计,隔离
- 布局
- 展平式: 放置模块 -> 放置组成模块的标准单元
- 层次化: 分配子模块 -> 布局子模块 -> 顶层组装
扫描链重组: 按位置而非顺序重连扫描寄存器以减少走线长度
- 评估
- 拥塞
- 时序
- 供电
时钟树综合 CTS
- 时钟树:
- 生成: PLL/DLL/振荡环…
- 传播: 延滞(latency) 偏差(skew) 不确定性(抖动jitter)
- 到达: 很大的扇出fanout
- 约束文件: 时钟定义,输入延迟,输出延迟
- 平衡偏差,协调扇出,利用’有用偏差’以满足时序要求(迁就数据通路),添加buffer驱动负载
布线 route
- 全局布线 global route: 根据标准单元与模块比例划分方块,’松散’布线
- 详细布线 final route: 理解设计规则,优化线长
- 布线修正 search&repair: 自动修正,渐进修正,局部修正
静态时序分析 STA
版图完成后提取RC,计算器件与互联延时,此时的STA是设计的最终结果